Curso de RISC-V de Software a Silício: Programação, Linux, FPGA e Aplicações de IA

Fundamentos de Arquitetura RISC-V e Visão Geral do Ecossistema

Panorama da ISA RISC-V e Adoção na Indústria

• Filosofia de ISA aberta e o cenário de normalização da RISC-V International
• Modelo Mental do RISC-V: Arquitetura de Carga-Armazenamento, Arquivo de Registos, Ordem de Bytes
• Comparação com ARM, x86 e POWER: Compromissos para arquiteturas de computação heterogénea
• Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a comunidade em crescimento de silício open-source
• Interfaces normalizadas: ISA Privilegiada RISC-V, Camada de Abstração de Software de Máquina (MSBL)

Modelos de Memória e Conformidade com ABI

• Especificação da Arquitetura Não Privilegiada: mapa de CSR, tratamento de exceções e hierarquias de memória
• Conjuntos de instruções RV32I / RV64I e conformidade ABI para portabilidade binária entre plataformas
• Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessador

Programação em Assembly RISC-V e Toolchain de Compiladores

Programação de Instruções de Baixo Nível

• Extensões de instruções de inteiros base (I), Multiplicar/Dividir (M), Operações Atómicas (A)
• Estratégias de programação consciente da bitagem para alvos RISC-V de 32 e 64 bits
• Convenções de chamada e gestão de quadros de pilha para sistemas de software embutido e tempo real

Perícia em Toolchain de Compiladores

• Toolchain de compiladores baseada em LLVM: Clang, LLVM, Binutils para compilação cruzada RISC-V
• Scripts de linker, secções e configuração de layout de memória para ambientes bare-metal e RTOS
• Intrínsecos de compilador, níveis de otimização e ajuste de código orientado por perfis
• Fluxos de trabalho de desenvolvimento de toolchain open-source: construção, teste e empacotamento de toolchains GCC/Clang personalizadas

Desenvolvimento de Sistemas Embutidos e Sistemas Operativos em Tempo Real

Programação Bare-Metal e RTOS

• Programação de sistemas em Rust para RISC-V: abstrações de custo zero, gestão de memória insegura e desenvolvimento bare-metal
• Ambientes No-Std: linkers personalizados, desenvolvimento de controladores de dispositivos e E/S mapeada em memória
• Desenvolvimento de BSP no Zephyr RTOS e Buildroot para alvos RISC-V
• Interligação de periféricos: programação de controladores GPIO, I2C, SPI, UART e DMA

Otimização de Energia e Desempenho

• Gating de relógio, gestão de domínios de energia e otimização de modos de baixo consumo
• Análise de desempenho precisa a ciclos com perfis de simulação e contadores de desempenho de hardware
• Ajuste da latência de interrupções em tempo real para aplicações críticas em segurança

Desenvolvimento de Kernel Linux e Bootloader para RISC-V

Ecossistema de Firmware de Arranque e Bootloader

• OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
• UEFI/EDK II no RISC-V: desenvolvimento de pilhas de firmware de arranque modernas
• Portagem do Coreboot e U-Boot para computadores de placa única RISC-V

Integração com Kernel Linux

• Contribuições para o kernel mainline RISC-V: overlays de árvore de dispositivos, topologia de CPU e desenvolvimento de controladores de controladores de interrupção (AIA)
• Desenvolvimento de BSP de fornecedores e configuração de kernel para plataformas SoC personalizadas
• Suporte a sistemas de ficheiros, pilha de rede e suporte a contenedores (Docker, Kubernetes) em sistemas host RISC-V

Design de SoC RISC-V e Prototipagem em FPGA

Arquitetura e Integração de SoC Multicore

• Metodologias de design de Network-on-Chip (NoC) para processadores multicore RISC-V
• Coerência de cache Axi4/CHI e protocolos de comunicação entre processadores
• Integração de IP open-source: OpenCores, Framework ChIPS e componentes RTL de fornecedores
• Design de matriz de barramento e integração de controladores de memória (DDR, SRAM, eMMC, PCIe)

Prototipagem de Processores Baseados em FPGA

• Síntese e implementação em FPGA de núcleo RISC-V (ex.: BOOM, VexRiscv, PULP)
• Aserções SystemVerilog (SVA) e metodologia de verificação funcional baseada em UVM
• Ferramentas de verificação formal e testes baseados em propriedades para validação de núcleo RISC-V

Extensões Vetoriais RISC-V e Aceleração Específica de Domínio

Análise Detalhada da Extensão RVV (RISC-V Vector)

• Operações vetoriais de carga/armazenamento, fusão multiplicação-adicionar (VFMA) e aceleração de computação matricial
• Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada para cargas de trabalho
• Operações de máscara vetorial, controlo de segmentos e flexibilidade de tipos de dados para cargas de trabalho DSP e ML

Design de Instruções Específicas de Domínio e DSP Personalizado

• Design de aceleradores específicos de domínio através de extensões personalizadas e interfaces de operandos baseadas em CBAR
• Modificações no frontend do compilador para geração de instruções personalizadas e emissão de código
• Estratégias de particionamento hardware-software para integração de aceleradores em SoCs de produção

Aceleração de IA e Machine Learning em Edge no RISC-V

Design e Integração de NPU para Processadores RISC-V

• Arquitetura de Neural Processing Unit: matrizes sistólicas, núcleos tensoriais e compressão de pesos para aceleração de IA no chip
• Técnicas de quantização de modelos (INT8, INT4, FP8) para despliegue em edge em RISC-V
• Compatibilidade de frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V

Computação Heterogénea para Cargas de Trabalho de IA

• Co-design de CPU host RISC-V com NPU acelerador de IA para pipelines de inferência em tempo real
• Otimização do subsistema de memória: gestão de largura de banda HBM/DDR para pesos e ativações de modelos ML
• Otimização de orçamento térmico e de energia para sistemas de inferência de IA em edge

Segurança de Hardware e Computação Confidencial no RISC-V

Proteção de Memória Física e Execução Confiável

• Proteção de Memória Física (PMP) e mecanismos de segurança do Page Table walker
• Arquiteturas de Secure Enclave/TEE para RISC-V: integração OP-TEE, ambientes de execução confiáveis de classe SEV
• Segurança da cadeia de arranque: raiz de confiança, arranque seguro e atestação de lançamento medido

Aceleração Criptográfica

• Extensões criptográficas RISC-V (Zk, Zkr, K): aceleração de SHA, AES, RSA, RSA-PSS e ECC
• Integração de criptografia pós-quantum (PQC) para processadores RISC-V de próxima geração
• Técnicas de mitigação de ataques de canal lateral: programação em tempo constante, mascaramento e geradores de números aleatórios de hardware

Arquitetura Personalizada Avançada e Design de Extensões ISA

Arquitetura Específica de Domínio e Extensões de Instruções Personalizadas

• Metodologia de design de extensões ISA: codificação, tabelas de codificação, análise de impacto na ABI e processo de submissão de especificação à RISC-V International
• Design de arquivo de registos personalizado com CBAR (Custom Base Address Registers) para despacho de operandos
• Pipelining de instruções, deteção de perigos e modificações de pipeline para extensões personalizadas

Verificação e Aprovação de Modificações de Arquitetura Personalizadas

• Design de bancadas de teste para extensões personalizadas: geração de estímulos direcionada vs. aleatória com restrições
• Frameworks de testes de regressão e verificação orientada por cobertura para modificações arquitetónicas
• Testes de interoperabilidade: garantia de que instruções personalizadas funcionam dentro das restrições ABI estabelecidas

Aplicações RISC-V Críticas em Segurança e Automóveis

Segurança Funcional e Conformidade com Normas Automóveis

• Conformidade com segurança funcional ISO 26262 para processadores automóveis RISC-V
• Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP de silício RISC-V
• Tratamento determinístico de interrupções, pares de núcleos lockstep e proteção de memória para sistemas RISC-V críticos em segurança

Aplicações Industriais em Tempo Real e Computação em Edge

• Conformidade IEC 61508 SIL e agendamento determinístico em plataformas multicore RISC-V
• Desenvolvimento de gateways IoT industriais com RISC-V: conectividade, análise em edge e sistemas de atualização de firmware OTA

Projeto Final: Desenvolvimento de Sistema RISC-V de Ponta a Ponta

Projeto de Ciclo de Vida Completo

• Especificação de arquitetura: design de extensões ISA e configuração de núcleo para um caso de uso definido
• Implementação RTL em SystemVerilog com bancadas de teste UVM e cobertura de verificação formal
• Prototipagem em FPGA, desenvolvimento de firmware de arranque e integração de pilha de controladores bare-metal
• BSP Linux e personalização da toolchain para o núcleo RISC-V personalizado
• Despliegue de cargas de trabalho de IA: integração de NPU, quantização de modelos e benchmarking de desempenho
• Validação de segurança: aplicação de PMP, arranque seguro e benchmarking de aceleração criptográfica
• Documentação de arquitetura técnica, análise de estratégia de IP e apresentação em equipa multifuncional