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Programa do Curso
Fundamentos da Arquitetura RISC-V e Visão Geral do Ecossistema
Panorama da ISA RISC-V e Adoção pela Indústria
- Filosofia de ISA aberta e o panorama de padronização da RISC-V International
- Modelo Mental do RISC-V: Arquitetura Load-Store, Register File, Byte Ordering
- Comparação com ARM, x86 e POWER: Trade-offs para arquiteturas de computação heterogênea
- Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a crescente comunidade de silício open-source
- Interfaces padronizadas: RISC-V Privileged ISA, Machine Software Abstraction Layer (MSBL)
Modelos de Memória e Conformidade ABI
- Especificação da Arquitetura não privilegiada: mapa CSR, tratamento de exceções e hierarquias de memória
- Conjuntos de instruções RV32I / RV64I e conformidade ABI para portabilidade de binários entre plataformas
- Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessadores
Programação Assembly RISC-V e Toolchain do Compilador
Programação de Instruções de Baixo Nível
- Instruções inteiras base (I), Multiply/Divide (M), extensões Atomic (A)
- Estratégias de programação aware de bitness para alvos RISC-V de 32-bit e 64-bit
- Convenções de chamada e gerenciamento de stack frame para sistemas de software embarcado e real-time
Proficiência na Toolchain do Compilador
- Toolchain de compilador baseada em LLVM: Clang, LLVM, Binutils para cross-compilation RISC-V
- Linker scripts, seções e configuração de layout de memória para ambientes bare-metal e RTOS
- Intrínsecos do compilador, níveis de otimização e tuning de código orientado por profiling
- Workflows de desenvolvimento de toolchain open-source: build, testing e packaging de toolchains GCC/Clang customizadas
Desenvolvimento de Sistemas Embarcados e Sistemas Operacionais Real-Time
Programação Bare-Metal e RTOS
- Programação de sistemas em Rust para RISC-V: abstrações sem custo, gerenciamento inseguro de memória e desenvolvimento bare-metal
- Ambientes No-Std: linkers customizados, desenvolvimento de drivers de dispositivo e memory-mapped I/O
- Desenvolvimento BSP do Zephyr RTOS e Buildroot para alvos RISC-V
- Interfaceamento de periféricos: GPIO, I2C, SPI, UART e programação de controladores DMA
Otimização de Potência e Desempenho
- Clock gating, gerenciamento de domínios de energia e otimização de modos de baixo consumo
- Análise de desempenho ciclo-a-ciclo com profilers de simulação e contadores de desempenho hardware
- Ajuste de latência de interrupção real-time para aplicações safety-critical
Desenvolvimento do Kernel Linux e Bootloader para RISC-V
Firmware de Boot e Ecossistema de Bootloader
- OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
- UEFI/EDK II no RISC-V: desenvolvimento de pilha de boot de firmware moderna
- Porting de Coreboot e U-Boot para computadores single-board baseados em RISC-V
Integração do Kernel Linux
- Contribuições ao kernel mainline RISC-V: device tree overlays, topologia de CPU e desenvolvimento de drivers de controlador de interrupção (AIA)
- Desenvolvimento de BSP de fornecedor e configuração de kernel para plataformas SoC customizadas
- Suporte a sistemas de arquivos, pilha de rede e suporte a containerização (Docker, Kubernetes) em hosts RISC-V
Design de SoC RISC-V e Prototipagem FPGA
Arquitetura e Integração de SoC Multi-core
- Metodologias de design Network-on-Chip (NoC) para processadores multi-core RISC-V
- Protocolos de coerência de cache Axi4/CHI e comunicação inter-processador
- Integração de IP open-source: OpenCores, ChIPS Framework e componentes RTL de fornecedores
- Design de matriz de barramento e integração de controladores de memória (DDR, SRAM, eMMC, PCIe)
Prototipagem de Processadores Baseada em FPGA
- Synthesis e implementação de núcleo RISC-V em FPGA (ex.: BOOM, VexRiscv, PULP)
- Metodologia de verificação funcional baseada em SystemVerilog Assertions (SVA) e UVM
- Ferramentas de verificação formal e testes baseados em propriedades para validação do núcleo RISC-V
Extensões Vetoriais RISC-V e Aceleração Específica de Domínio
Aprofundamento na Extensão RVV (RISC-V Vector)
- Vetores load/store, vetor-fused multiply-add (VFMA) e aceleração de computação matricial
- Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada por carga de trabalho
- Operações de máscara vetorial, controle de segmentação e flexibilidade de tipos de dados para cargas de trabalho DSP e ML
Design de DSP Customizado e Instruções Específicas de Domínio
- Design de aceleradores específicos de domínio através de extensões customizadas e interfaces de operandos baseadas em CBAR
- Modificações no frontend do compilador para geração de instruções customizadas e emissão de código
- Estratégias de particionamento hardware-software para integração de aceleradores em SoCs de produção
Aceleração de IA e Machine Learning de Borda no RISC-V
Design e Integração de NPU para Processadores RISC-V
- Arquitetura de Neural Processing Unit: arrays esfatossólicos, tensor cores e compressão de pesos para aceleração AI on-chip
- Técnicas de quantização de modelos (INT8, INT4, FP8) para implantação em borda no RISC-V
- Compatibilidade de frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V
Computação Heterogênea para Cargas de Trabalho de IA
- Co-design da CPU host RISC-V com NPU acelerador de IA para pipelines de inferência real-time
- Otimização do subsistema de memória: gerenciamento de largura de banda HBM/DDR para pesos e ativações de modelos ML
- Orçamento térmico e de energia para sistemas de inferência AI de borda
Segurança Hardware e Computação Confidencial no RISC-V
Proteção de Memória Física e Execução Confiável
- Mecanismos de segurança da Physical Memory Protection (PMP) e Page Table walker
- Arquiteturas de Secure Enclave/TEE para RISC-V: integração OP-TEE, ambientes de execução confiável classe SEV
- Segurança da boot chain: root of trust, secure boot e attestation de launch medida
Aceleração Criptográfica
- Extensões criptográficas RISC-V (Zk, Zkr, K extensions): aceleração de SHA, AES, RSA, RSA-PSS e ECC
- Integração de criptografia pós-quântica (PQC) para processadores RISC-V de próxima geração
- Técnicas de mitigação de ataques por canais laterais: programação em tempo constante, masking e geradores de números aleatórios hardware
Arquitetura Customizada Avançada e Design de Extensão ISA
Arquitetura Específica de Domínio e Extensões de Instrução Customizadas
- Metodologia de design de extensões ISA: encoding, tabelas de codificação, análise de impacto na ABI e processo de submissão à especificação da RISC-V International
- Design customizado de register file com CBAR (Custom Base Address Registers) para dispatch de operandos
- Pipelining de instruções, detecção de hazards e modificações de pipeline para extensões customizadas
Verificação e Signoff de Modificações de Arquitetura Customizada
- Design de testbench para extensões customizadas: geração de estímulos dirigidos vs. constraint-random
- Ferramentas de testing de regressão e verificação orientada a cobertura para modificações arquiteturais
- Testes de interoperabilidade: garantir que instruções customizadas funcionem dentro das restrições ABI estabelecidas
Aplicações RISC-V Safety-Critical e Automotivo
Segurança Funcional e Conformidade com Padrões Automotivos
- Conformidade de segurança funcional ISO 26262 para processadores automotivos RISC-V
- Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP silício RISC-V
- Tratamento determinístico de interrupções, pares de cores lockstep e proteção de memória para sistemas RISC-V safety-critical
Aplicações Industriais Real-Time e Computação de Borda
- Conformidade SIL IEC 61508 e escalonamento determinístico em plataformas multi-core RISC-V
- Desenvolvimento de gateways IoT industriais com RISC-V: conectividade, analytics de borda e sistemas de atualização OTA de firmware
Projeto Final: Desenvolvimento de Sistema RISC-V End-to-End
Projeto de Ciclo Completo
- Especificação de arquitetura: design de extensões ISA e configuração do core para um caso de uso definido
- Implementação RTL em SystemVerilog com testbenches UVM e cobertura de verificação formal
- Prototipagem FPGA, desenvolvimento de firmware de boot e integração de pilha de drivers bare-metal
- Customização do BSP Linux e toolchain para o core RISC-V customizado
- Implantação de carga de trabalho AI: integração NPU, quantização de modelos e benchmarking de desempenho
- Validação de segurança: aplicação PMP, secure boot e benchmarking de aceleração criptográfica
- Documentação de arquitetura técnica, análise de estratégia IP e apresentação à equipe multifuncional
Requisitos
Nenhum.
21 Horas
Treinamento Corporativo Personalizado
Soluções de treinamento projetadas exclusivamente para empresas.
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- Horário Flexível: Datas e horários adaptados à agenda da sua equipe.
- Formato: Online (ao vivo), In-Company (em suas instalações) ou Híbrido.
Preço por grupo privado, treinamento online ao vivo, a partir de 3900 € + VAT*
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Testemunhos de Clientes (2)
As explicações e a interatividade do instrutor realmente trouxeram o assunto à vida; mesmo eu provavelmente não sendo experiente o suficiente, ainda aprendi muito com isso!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Máquina Traduzida
Gostei da plataforma que usamos. Era realmente agradável e fácil de usar. Achei interessante a seção sobre TypeScript, especialmente as partes sobre namespaces e módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Máquina Traduzida
