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Programa do Curso
Fundamentos da Arquitetura RISC-V e Visão Geral do Ecossistema
Panorama do ISA RISC-V e Adoção pela Indústria
- Filosofia de ISA aberto e o panorama de padronização da RISC-V International
- Modelo Mental do RISC-V: Arquitetura Load-Store, Registradores (Register File), Ordenação de Bytes
- Comparação com ARM, x86 e POWER: Trocas para arquiteturas de computação heterogênea
- Avaliação da maturidade do ecossistema: SiFive, T-Head, Western Digital e a crescente comunidade de silício open-source
- Interfaces padronizadas: RISC-V Privileged ISA, Camada de Abstração de Software da Máquina (MSBL)
Modelos de Memória e Conformidade com ABI
- Especificação da Arquitetura Não Privilegiada: mapa de CSRs, tratamento de exceções e hierarquias de memória
- Conjuntos de instruções RV32I / RV64I e conformidade com ABI para portabilidade binária entre plataformas
- Convenções de ordenação de memória e instruções de barreira para sistemas multiprocessadores
Programação em Assembly RISC-V e Toolchain de Compilador
Programação de Instruções de Baixo Nível
- Instruções inteiras base (I), Multiplicação/Divisão (M), extensões de Operações Atômicas (A)
- Estratégias de programação conscientes do tamanho da palavra para alvos RISC-V de 32 bits e 64 bits
- Convenções de chamada e gerenciamento de stack frames para sistemas de software embarcado e em tempo real
Proficiência na Toolchain de Compilador
- Toolchain de compilador baseada em LLVM: Clang, LLVM e Binutils para compilação cruzada RISC-V
- Scripts de linkador, seções e configuração de layout de memória para ambientes bare-metal e RTOS
- Intrínsecos do compilador, níveis de otimização e ajuste de código orientado por profiling
- Fluxos de trabalho de desenvolvimento de toolchain open-source: construção, teste e empacotamento de toolchains GCC/Clang personalizadas
Desenvolvimento de Sistemas Embarcados e Sistemas Operacionais em Tempo Real
Programação Bare-Metal e RTOS
- Programação de sistemas em Rust para RISC-V: abstrações sem custo, gerenciamento de memória insegura (unsafe) e desenvolvimento bare-metal
- Ambientes No-Std: linkadores personalizados, desenvolvimento de drivers de dispositivo e I/O mapeado em memória
- Desenvolvimento de BSP para RTOS Zephyr e Buildroot para alvos RISC-V
- Interfacing de periféricos: GPIO, I2C, SPI, UART e programação de controladores DMA
Otimização de Energia e Desempenho
- Gating de clock, gerenciamento de domínios de potência e otimização de modos de baixo consumo
- Análise de desempenho ciclo-a-ciclo com simuladores de profiling e contadores de desempenho de hardware
- Ajuste de latência de interrupção em tempo real para aplicações críticas à segurança
Desenvolvimento do Kernel Linux e Bootloader para RISC-V
Firmware de Inicialização e Ecossistema de Bootloader
- OpenSBI (implementação da especificação SBI): desenvolvimento de firmware de bootloader
- UEFI/EDK II no RISC-V: desenvolvimento da pilha de inicialização de firmware moderno
- Porting de Coreboot e U-Boot para computadores de placa única com RISC-V
Integração do Kernel Linux
- Contribuições para o kernel mainline do RISC-V: sobreposições de device tree, topologia da CPU e desenvolvimento de drivers para controlador de interrupção (AIA)
- Desenvolvimento de BSP de fornecedor e configuração do kernel para plataformas de SoC personalizadas
- Suporte ao sistema de arquivos, pilha de rede e suporte à conteneurização (Docker, Kubernetes) em sistemas host com RISC-V
Design de SoC RISC-V e Prototipagem em FPGA
Arquitetura Multi-core de SoC e Integração
- Métodos de design de Network-on-Chip (NoC) para processadores multi-core RISC-V
- Coerência de cache Axi4/CHI e protocolos de comunicação inter-processador
- Integração de IP open-source: OpenCores, Framework ChIPS e componentes RTL de fornecedores
- Design da matriz de barramento e integração do controlador de memória (DDR, SRAM, eMMC, PCIe)
Prototipagem de Processadores Baseada em FPGA
- Síntese de FPGA e implementação do core RISC-V (ex: BOOM, VexRiscv, PULP)
- Métodoologia de verificação funcional baseada em Asserções SystemVerilog (SVA) e UVM
- Ferramentas de verificação formal e testes baseados em propriedades para validação do core RISC-V
Extensões Vetoriais RISC-V e Aceleração Específica de Domínio
Mergulho Profundo na Extensão RVV (RISC-V Vector)
- Load/store vetorial, multiplicação-acumulação fundida vetorial (VFMA) e aceleração de computação de matriz
- Operações vetoriais de comprimento variável (VL, VLEN) para execução SIMD otimizada por carga de trabalho
- Operações de máscara vetorial, controle de segmento e flexibilidade de tipo de dados para cargas de trabalho DSP e ML
Design de DSP Personalizado e Instruções Específicas de Domínio
- Design de aceleradores específicos de domínio através de extensões personalizadas e interfaces de operando baseadas em CBAR
- Modificações no frontend do compilador para geração de instruções personalizadas e emissão de código
- Estratégias de partição hardware-software para integração de aceleradores em SoCs de produção
Aceleração de IA e Machine Learning na Borda com RISC-V
Design e Integração de NPU para Processadores RISC-V
- Arquitetura de Neural Processing Unit: arrays sístolicos, núcleos de tensor e compressão de pesos para aceleração de IA on-chip
- Técnicas de quantização de modelos (INT8, INT4, FP8) para implantação na borda com RISC-V
- Compatibilidade de frameworks: TensorFlow Lite Micro, ONNX Runtime e PyTorch Edge em alvos RISC-V
Computação Heterogênea para Cargas de Trabalho de IA
- Co-design da CPU host RISC-V com NPU de acelerador de IA para pipelines de inferência em tempo real
- Otimização da sub-sistema de memória: gerenciamento de banda HBM/DDR para pesos e ativações de modelos de ML
- Budgeting térmico e de energia para sistemas de inferência de IA na borda
Segurança de Hardware e Computação Confidencial no RISC-V
Proteção de Memória Física e Execução Confiável
- Proteção de Memória Física (PMP) e mecanismos de segurança do walker de tabela de páginas
- Arquiteturas de Secure Enclave/TEE para RISC-V: integração OP-TEE, ambientes de execução confiáveis classe SEV
- Segurança da cadeia de inicialização: raiz de confiança, boot seguro e atestado de lançamento medido
Aceleração Criptográfica
- Extensões criptográficas do RISC-V (extensões Zk, Zkr, K): aceleração de SHA, AES, RSA, RSA-PSS e ECC
- Integração de criptografia pós-quântica (PQC) para processadores RISC-V de próxima geração
- Técnicas de mitigação de ataques por canal lateral: programação de tempo constante, mascaramento e geradores de números aleatórios de hardware
Design de Arquitetura Personalizada Avançada e Extensões de ISA
Arquitetura Específica de Domínio e Extensões de Instrução Personalizadas
- Metodologia de design de extensões de ISA: codificação, tabelas de codificação, análise de impacto na ABI e processo de submissão da especificação da RISC-V International
- Design de arquivo de registradores personalizado com CBAR (Registradores de Endereço Base Personalizados) para despacho de operandos
- Pipelining de instruções, detecção de hazards e modificações de pipeline para extensões personalizadas
Verificação e Homologação de Modificações de Arquitetura Personalizada
- Design de testbench para extensões personalizadas: geração de estímulo dirigido versus aleatório com restrições
- Frameworks de teste de regressão e verificação orientada por cobertura para modificações arquitetônicas
- Testes de interoperabilidade: garantir que instruções personalizadas funcionem dentro das restrições ABI estabelecidas
Aplicações Automotivas e Críticas à Segurança com RISC-V
Conformidade com Segurança Funcional e Padrões Automotivos
- Conformidade com segurança funcional ISO 26262 para processadores automotivos RISC-V
- Classificação ASIL-Q e desenvolvimento de manuais de segurança para IP de silício RISC-V
- Tratamento determinístico de interrupções, pares de núcleos lockstep e proteção de memória para sistemas RISC-V críticos à segurança
Aplicações Industriais em Tempo Real e Computação na Borda
- Conformidade com IEC 61508 SIL e agendamento determinístico em plataformas multi-core RISC-V
- Desenvolvimento de gateways Industrial IoT com RISC-V: conectividade, análise na borda e sistemas de atualização de firmware OTA
Projeto Final: Desenvolvimento de Sistema RISC-V End-to-End
Projeto de Ciclo Completo
- Especificação da arquitetura: design de extensões ISA e configuração do core para um caso de uso definido
- Implementação RTL em SystemVerilog com testbenches UVM e cobertura de verificação formal
- Prototipagem em FPGA, desenvolvimento de firmware de inicialização e integração da pilha de drivers bare-metal
- Customização do BSP Linux e toolchain para o core RISC-V personalizado
- Implantação de carga de trabalho de IA: integração NPU, quantização de modelos e benchmarking de desempenho
- Validação de segurança: aplicação de PMP, boot seguro e benchmarking de aceleração criptográfica
- Documentação da arquitetura técnica, análise de estratégia de IP e apresentação para equipe multifuncional
21 Horas
Treinamento Corporativo Personalizado
Soluções de treinamento projetadas exclusivamente para empresas.
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- Formato: Online (ao vivo), In-Company (em suas instalações) ou Híbrido.
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Testemunhos de Clientes (2)
As explicações e a interatividade do instrutor realmente trouxeram o assunto à vida; mesmo eu provavelmente não sendo experiente o suficiente, ainda aprendi muito com isso!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Máquina Traduzida
Gostei da plataforma que usamos. Era realmente agradável e fácil de usar. Achei interessante a seção sobre TypeScript, especialmente as partes sobre namespaces e módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Máquina Traduzida
